台積電攜手新思科技 開發 7 奈米製程設計平台

作者 | 發布日期 2016 年 10 月 17 日 14:58 | 分類 晶片 , 處理器 , 財經 follow us in feedly

半導體設計公司新思科技 (Synopsys) 17 日宣布,將與晶圓代工龍頭台積電合作推出針對高效能運算 (High Performance Compute) 平台的創新技術,而這些新技術是由新思科技與台積電合作的 7 奈米製程 Galaxy 設計平台的工具所提供。




據了解,此次兩家公司共同開發的技術包括:通路銅柱 (via pillar) 、多源樹合成 (TCS) 和混合時脈網格 (clock mesh) ,以及可配合關鍵網 (critical net) 上阻力及電阻的自動化匯流排繞線 ( automated bus routing) 等功能。在這些新科技的支援下,台積電與新思科技將可幫助晶片設計人員,針對 7 奈米製程進行先進的高效能設計。

通路銅柱技術是一種透過減少通路電阻與提升電子遷移 (electromigration) 的強度,來提高效能的新技術。Design Compiler Graphical 和 IC Compiler II 已將通路銅柱無縫融入其流程中,包括:在電路網表中插入通路銅柱、在虛擬繞線圖中模擬通路銅柱、通路銅柱的合理擺置 (legalized placement),以及支援通路銅柱的細部繞線、萃取 (extraction) 和時序。

IC Compiler II 的多源 CTS 和混合時脈網格在關鍵網上插入通路銅柱之後,全域 (global) 與細部繞線再調整訊號繞線,以插置通路銅柱。IC Compiler II 可打造出具高客製化網格的低偏差與高效能的時脈設計,以及針對時脈進行自動 H 樹建置 (H-tree creation) 。此外,IC Compiler II 也可搭配關鍵網的阻力及電阻,進行自動化的匯流排繞線,並且支援非預設 (non-default) 繞線和允許使用者設定層寬度 (layer width) 和間距 (spacing) 。

新思科技設計事業群產品行銷副總裁 Bijan Kiani 表示,新思科技在設計前段 (front-end) 到實體實作 (physical implementation) 的流程具備整合而專業的技術,而結合台積電的頂尖製程科技,開發出輔助高效能設計的創新技術。藉由這些創新技術,我們的共同客戶將可創造最先進的高效能設計。

台積電設計基礎架構行銷事業部資深協理 Suk Lee 指出,台積電致力於協助半導體設計人員運用最新的製程科技來打造最快速的晶片,以符合現代晶片設計的高效能要求。因此,台積電與新思科技密切合作,共同針對台積電的 HPC 平台推出 ASIC-based 的設計流程 (design flow) 及方法論 (methodology) 。

(首圖來源:《科技新報》攝) 

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