日前，在美國加州 Santa Clara 舉行的第 24 屆年度技術研討會上，台積電宣布推出晶圓堆疊（ Wafer-on-Wafer，簡稱 WoW ）的技術。藉由這樣的技術，未來繪圖晶片業者包括輝達（Nvidia）及超微（AMD）都將會受惠。另外，台積電還同時宣布與益華電腦（Cadence）合作，藉由益華電腦的 EDA 軟體與矽智財權，以未來生產 5 奈米或 7 奈米製程的行動晶片。
台積電表示，由於晶圓上的平面空間有限。因此，透過 WoW 技術可以透過矽通孔（TSV）互連，將多層邏輯運算單位以立體方式堆疊在一起，架構出高速、低延遲互連性能。而這樣的生產方式早就運用在 DRAM 及 3D NAND Flash 等記憶體的生產技術上，但是用在邏輯運算單元的量產上，卻還是首次。
雖然，台積電提出 WoW 技術，但是製程的成熟度卻在量產的過程中扮演著重要的角色。在目前 WoW 技術的良率還很低的情況下，在台積電未來前進到更先進製程技術之前，預計將在其成熟的 16 奈米或 10 奈米製程技術上進行初步推廣。
不過，隨著先進製程技術的成熟和良率的提高，未來繪圖晶片製造商可以利用 WoW 技術，將兩個或以上功能齊全的繪圖晶片堆疊在一起，而不是使用兩個的繪圖晶片進行雙系統的運算。如此不但能節省成本，而且還有體技更小、效能更佳、而且更加節省耗能的優點。
另外，在會議上，台積電還宣佈了一款採用極紫外線 （EUV） 光刻技術的新 7 奈米 + 的製程，預計將在在 2019 年上半年量產，並且屆時也有望開始 5 奈米製程的風險生產。
事實上，早在 2018 年 1月 份，台積電就開始投資超過新台幣 7,000 億元，在南科建設一座全新的 5 奈米 12 吋晶圓廠，預計將於 2020 年開始量產。至於，2018 年下半年開始，將可以期待透過 7 奈米製程所生產行動晶片、處理器和繪圖晶片，藉由他們比上一代產品更優異的性能和功率特性，為現代產品帶來更突破性的發展與優勢。
（首圖來源：官網）
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