英特爾宣布完成 PowerVia 背面供電發展，領先業界推出

英特爾 (Intel) 日前在 IEDM 2023 宣布完成業界領先、具突破性的 3D 堆疊 CMOS 電晶體，並結合背面供電和背面觸點等技術。

英特爾展示業界領先最新電晶體研究成果，能以微縮至 60 奈米的柵極間距垂直的堆疊互補場效應電晶體（CFET），透過電晶體堆疊提升面積效率（area efficiency）和性能優勢，還結合背面供電和直接背面觸點，突顯英特爾 GAA（全環繞柵極）電晶體領域的領先地位，展示 RibbonFET 之外的創新能力。

英特爾表示，過去多年來，晶片都是像披薩一樣由下而上，層層製造的。晶片製造從最小的元件──電晶體開始，然後還需要建立越來越小的線路層，用於連接電晶體與金屬層，這些線路被稱為信號互連線，當中還包括給電晶體供電的電源線等。當晶片的裸片製造完成後，還需要把它翻轉並封裝起來。封裝的主要是對裸片進行保護，並提供了與外部的介面，使其真正成為一個商用化的晶片。

然而，隨著電晶體越來越小，密度越來越高，互連線和電源線共存的線路層變成了一個越來越混亂的架構，堆疊層數也越來越多，可能需要穿過 10 到 20 層堆疊才能為下方的電晶體提供供電和數據訊號。先進晶片製造商都在努力研究背面供電技術，即尋找將電源線遷至晶片背面的方法，使晶片正面只需專注與電晶體訊號互連。也就是說，晶圓會先製造正面電晶體，然後添加互聯層，然後將晶圓反轉，並對背面打磨減薄，奈米矽穿孔（TSV）技術在晶圓背面製造供電網路，並與埋入式電源軌連接。

今年 VLSI 研討會，英特爾就展示製造和測試背面供電解決方案 PowerVia 的過程，並公布良好測試結果。英特爾介紹，電源線原占晶片 20% 空間，透過 PowerVia 背面供電技術，正面不再需要電源線，互連層可更寬鬆。

英特爾公布 Meteor Lake 系列處理器 P-Core 性能核心的 Blue Sky Creek 測試晶片，證明 PowerVia 解決舊披薩式製造法問題，即電源線和互連線可分開並線徑更大，以改善供電和訊號傳輸。測試結果顯示，晶片大部分區域標準單元利用率都超過 90%，單元密度也大幅增加，有望降低成本。PowerVia 將平台電壓降低 30%，並達成 6% 頻率提升（frequency benefit）。PowerVia 測試晶片也展示優秀散熱特性，符合邏輯微縮可實現的更高功率密度。

IEDM 2023 英特爾宣布，PowerVia 技術 2024 年生產準備就緒，率先達成背面供電。拓展背面供電路徑及關鍵製程，強調背面觸點和其他新型垂直互聯技術，以較高面積效率堆疊元件。

另外，英特爾發表了其 CMOS 電晶體堆疊的早期研究，透射電子顯微鏡（TEM）圖像顯示了一個非常薄的柵極，位於左側大約三分之二的位置，以及是需要獨立接觸頂部和底部電晶體的大型觸點。由於當時英特爾只能使用正面處理技術，這意味著額外的觸點必須被導出，比如遠離電晶體柵極的標有 Vcc 觸點，進而占用額外的面積，這將削弱電晶體堆疊所帶來的優勢。

因此，英特爾透過將電晶體堆疊與背面供電兩種技術相結合來進行改善。英特爾成功地將單片 NMOS 和 PMOS 與 PowerVia 以及背面觸點相結合，並展示了這種緊湊、高密度元件堆疊的方法，這是一種最終可能在電晶體密度的微縮中發揮作用的技術。英特爾強調，這將超越英特爾「四年五節點製程計畫」，以背面供電技術繼續微縮電晶體。

需要指出的是，英特爾的競爭對手抬積電將會在 2025 年量產的第一代的 2 奈米製程時導入 GAA（全環繞柵極）架構，而 2026 年量產的第二代的 2 奈米製程才會導入背面供電技術。至於，韓國三星雖然在 2022 年的量產的3奈米製程技術上就導入了 GAA 架構，但是預計要等到 2025 年量產的 2 奈米製程才會導入背面供電技術。因此，由時間點來看，英特爾似乎領先了一些時間。

(首圖來源：Flickr/Kazuhisa OTSUBO CC BY 2.0)