台積電證實 5 奈米製程進入試產,並與合作夥伴推完整設計架構

作者 | 發布日期 2019 年 04 月 03 日 21:30 | 分類 AI 人工智慧 , 晶圓 , 晶片 Telegram share ! follow us in feedly


晶圓代工龍頭台積電 3 日宣布,在開放創新平台 (Open Innovation Platform,OIP) 之下推出 5 奈米設計架構的完整版本,協助客戶實現支援下一世代先進行動及高效能運算應用產品的 5 奈米系統單晶片設計,目標鎖定具有高成長性的 5G 與人工智慧市場。

台積電表示,電子設計自動化及矽智財領導廠商與台積電已透過多種晶片測試載具合作開發並完成整體設計架構的驗證, 包括技術檔案、製程設計套件、工具、參考流程以及矽智財。

台積電指出,目前 5 奈米製程已進入試產階段,能夠提供晶片設計業者全新等級的效能及功耗最佳化解決方案,支援下一世代的高階行動及高效能運算應用產品。相較於台積電公司 7 奈米製程,5 奈米創新的微縮功能在 ARM Cortex-A72 的核心上能夠提供 1.8 倍的邏輯密度,速度增快 15%,在此製程架構之下也產生出優異的 SRAM 及類比面積縮減。

而且,5 奈米製程享有極紫外光微影技術所提供的製程簡化效益,同時也在良率學習上展現了卓越的進展,相較於台積電公司前幾代製程,在相同對應的階段,達到了最佳的技術成熟度。

台積電進一步指出,完備的 5 奈米設計架構包括 5 奈米設計規則手冊、SPICE 模型、製程設計套件、 以及通過矽晶驗證的基礎與介面矽智財,並且全面支援通過驗證的電子設計自動化工具及設計流程。在業界最大設計生態系統資源的支持之下,台積電與客戶之間已經展開密集的設計合作,為產品設計定案、試產活動與初期送樣打下良好基礎。

當前最新的 5 奈米製程設計套件目前已可取得用來支援生產設計,包括電路元件符號、參數化元件、電路網表生成及設計工具技術檔案,能夠協助啟動整個設計流程,從客製化設計、電路模擬、實體實作、虛擬填充、電阻電容擷取到實體驗證及簽核。

台積電與設計生態系統夥伴合作,包括益華國際電腦科技 (Cadence)、新思科技 (Synopsys)、Mentor Graphics、以及 ANSYS,透過台積電開放創新平台電子設計自動化驗證專案來進行全線電子設計自動化工具的驗證,此驗證專案的核心涵蓋矽晶為主的電 子設計自動化工具範疇,包括模擬、實體實作 (客製化設計、自動布局與繞線) 、時序簽核 (靜態時序分析、電晶體級靜態時序分析) 、電子遷移及壓降分析 (閘級與電晶體級) 、 實體驗證 (設計規範驗證、電路布局驗證) 、以及電阻電容擷取。

而透過此驗證專案,台積電與電子設計自動化夥伴能夠實現設計工具來支援台積電 5 奈米設計法則,確保必要的準確性,改善繞線能力,以達到功耗、效能、面積的最佳化,協助客戶充分利用台積電公司 5 奈米製程技術的優勢。

(首圖來源:台積電官網)