GAA 剛量產，英特爾、三星、台積電就展示下代 CFET 架構

日前 IEEE IEDM 國際電子元件會議，英特爾、台積電和三星都展示 CFET 電晶體解決方案，堆疊式 CFET 架構電晶體將 n 和 p 兩種 MOS 元件堆疊在一起，未來將取代 GAA（Gate-All-Round）成新電晶體設計，以使密度翻倍。

外電報導，英特爾是首家展示 CFET 解決方案的大廠，2020 年就公開首個早期版本。英特爾這次介紹 CFET 最簡單電路，就是反相器幾項改進。CMOS 反相器將相同輸入電壓發送到堆疊兩個設備的柵，並產生一個邏輯上與輸入相反的輸出，且反相器在一個鰭完成。英特爾還將電晶體奈米片數量從兩個增加到三個，垂直間隙也從 50 奈米減到 30 奈米。

目前 5 奈米製程柵極間距為 50 奈米，是使用單側互連的簡單 FinFET。三星展示的 CFET 解決方案，柵極間距為 45 / 48 奈米，比英特爾 60 奈米更小。儘管三星的 CFET 原型 45 奈米柵極間距版性能下降，但研究員認為藉製造最佳化，應可解決問題。

三星成功處是解決電氣隔離堆疊的 n 和 p 兩種 MOS 元件漏電，關鍵是使用以化學品新型刻蝕取代濕法刻蝕。與英特爾單個電晶體使用三個奈米片不同，三星是成對電晶體使用單奈米片。

台積電與三星一樣，設法將柵極間距控制在 48 奈米，CFET 解決方案特點包括一種頂部和底部電晶體間形成介電層的新方法，以保持間距。奈米片通常由矽和矽鍺的交替層形成，台積電嘗試矽鍺專用刻蝕法，釋放矽奈米線前於兩個電晶體間構建隔離層。

預計 CFET 技術轉為大規模商用約需七至十年，目前仍有許多前期準備工作要做。

(首圖來源：shutterstock)